Sie sollten mit Booleschen Funktionen und Grundbegriffen der Automatentheorie vertraut sein.
Sie sollten z.B. wissen, was ein UND-Gatter, ein D-Flipflop, ein Zustandsdiagramm ist.
In den Übungsaufgaben werden Digitalschaltungen mit Hilfe der Hardware-Beschreibungssprache VHDL modelliert.
www.eit.uni-kl.deYou should be familiar with Boolean functions and the basic terminology of finite state machine design.
For example, you should know AND-Gates, D-Flipflops and state diagrams.
In the exercises digital circuits will be modelled using the hardware description language VHDL.
www.eit.uni-kl.deDies wird mit Hilfe einiger digitaler Schaltelemente erreicht, welche die Steuersignale RUN und IC ( Anfangswert ) der Integrierergruppe erzeugen.
Die untenstehende Schaltung besteht aus einem einfachen UND-Gatter, das als Inverter verwendet wird sowie zwei dekadischen Zählern zur Erzeugung einer geeigneten Pulsfolge, um die drei Integrierer anzusteuern.
Das mit CLK2 bezeichnete Signal wird von der EAI 580 zur Verfügung gestellt und weist eine Frequenz von 100 Hz auf.
www.analogmuseum.orgRUN and IC ( initial condition ) - the halt mode is not used here.
The circuit shown below consists of a single AND gate used as an inverter and driver and two decade counters to generate the necessary pulse sequence to control the three integrators.
The signal denoted CLK2 is generated by the analog computer s control circuitry and has a frequency of 100 Hz:
www.analogmuseum.orgDabei kann es sich auch auszahlen, das Triggersignal zum Systemtakt zu synchronisieren.
Beispielsweise dadurch, dass man den Triggerimpuls in einem Flipflop hält (z.B. einem D-Latch), dessen Ausgang mit dem Systemtakt verundet (UND-Gatter), und dessen Ausgang dann als neues Triggersignal weiterführt.
Damit verhindert man, dass der Triggerimpuls eine variablen Versatz (engl.:
www.fen-net.deEventually it can pay to synchronize the trigger signal to the system clock.
For instance by holding the trigger pulse in a flip flop (e.g. a D-Latch), using its output pins ANDed (AND gate) with the system clock as valid trigger signal further on.
Thereby one avoids that the trigger signal shows a variable trigger offset within the associated frame.
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